한국기계연구원(이하 기계연)은 26일 서울 엘타워 루비홀에서 열린 성과보고회에서 600㎜×600㎜ 대면적 패널 기반의 차세대 반도체 패키징 기술(Fan-Out Panel Level Packaging, FO-PLP)을 실용화한다고 밝혔다. 이 기술은 기존 300㎜ 웨이퍼 기반 기술을 넘어 생산성을 6.5배 향상시키고 제조비용을 대폭 절감할 수 있다.

기계연 자율제조연구소 반도체장비연구센터 송준엽 연구위원, 이재학 박사 연구팀은 한화정밀기계㈜, ㈜크레셈, ㈜엠티아이와 협력해 FO-PLP 기술의 핵심 장비와 공정, 소재를 개발했다. 연구진은 사각형의 600㎜×600㎜ 대형 패널을 기반으로 한 고집적 다차원 반도체 패키징(SIP) 기술을 구현했다.

개발된 본딩 장비(한화정밀기계㈜)는 시간당 1만 개 이상의 칩(CPH)을 생산할 수 있으며, ±5㎛ 이내의 정밀도를 달성했다. 이는 기존 대비 정밀도가 30% 이상 개선된 수치다. 또한, ㈜엠티아이는 저잔사 고내열성 접착 소재를, ㈜크레셈은 1~2㎛급 분해능을 갖춘 고속 대면적 검사 장비를 개발해 공정 전반에 통합 적용했다.


FO-PLP 기술은 대면적 패널에서 칩 재배열 과정 중 발생하는 오차 문제(Die Shift)를 해결해야 한다. 연구팀은 공정 통합형 AI 기반 검사 및 보정 기술을 통해 ±5㎛ 수준의 칩 틀어짐 오차를 크게 감소시켰다. 이를 통해 수율과 생산성을 해외 선진국 대비 30% 이상 높이고, 패키지 제조비용도 크게 절감했다.

FO-PLP 기술은 선폭을 7㎛ 이하로 미세화해 향후 고성능 하이엔드 패키지에도 적용 가능성이 높다. 연구진은 이번 기술로 기존 300㎜ FO-WLP 대비 생산성을 6.5배 이상 높이는 데 성공하며, 글로벌 시장 경쟁력을 확보했다고 평가했다.


기계연은 이번 성과를 기반으로 한국반도체연구조합, 한화정밀기계㈜, ㈜크레셈, ㈜엠티아이와 FO-PLP 기술 상용화를 위한 업무협약을 체결했다. 각 기관은 기술 상용화를 위해 협력을 강화하고 산업 현장에서 기술이 실질적으로 적용될 수 있도록 지원할 계획이다.

기계연 송준엽 연구위원은 “FO-PLP 시장은 향후 5년간 연평균 성장률이 30%에 달할 것으로 예측되며, 2030년에는 약 500억 달러 규모에 이를 것으로 전망된다”라고 밝혔다.