인텔의 경쟁업체 저격… “반도체 미세공정 오류 있다”

반도체 슈퍼사이클의 조짐이 커지면서 업계를 선점하려는 글로벌 기업들의 움직임이 활발해지고 있다. 지난 1분기 파운드리 복귀를 선언한 인텔이 파운드리 1·2위 기업 TSMC(대만)와 삼성전자(한국)에 도전장을 내밀면서 경쟁이 심화되고 있다.

이달 27일 온라인 웹캐스트를 통해 반도체 제조 공정 로드맵을 발표한 인텔은 반도체 업계의 미세공정 표기에 오류가 있다고 지적했다. 나노미터(nm)기반 제조 공정 명칭이 실제 게이트(Gate) 길이와 일치하지 않아 동일한 공정 표기에도 각기 다른 성능이 나타난다는 이야기다.

반도체는 트랜지스터 간 간격인 게이트 길이라고 불리는 선폭이 짧을수록 성능이 올라간다. 선폭이 짧으면 웨이퍼 내 집적회로를 더욱 미세하게 그릴 수 있어, 트랜지스터의 밀도를 높이기 때문이다. 트랜지스터 밀도가 높으면 크기가 작아지고 발열 해결이 쉬워 기기 소형화 및 전력 효율 향상에 유리한 측면도 있다.

이는 1965년 인텔의 CEO였던 고든 무어(Gordon Moore)에 의해 법칙화됐고, 반도체 업계를 선점하려는 기업들의 필수 요소가 됐다. 그러나 10nm 이하 대에 들어서며 선폭 축소가 점점 어려워지자 ‘무어의 법칙’에도 한계가 찾아왔다.

산업연구원(KIET) 김양팽 연구원은 본지 기자와의 전화 인터뷰에서 “선폭은 물리적 측면에서 바라본 성능 개선”이라며 “설계 디자인과 같은 기술적 측면으로 트랜지스터 밀도를 올린다면 실제 선폭과는 표기가 다를 수 있을 것”이라고 말했다.

2D였던 트랜지스터가 핀펫(FinFET)기술로 3D화 되고, 칩 설계 구조 및 신소재 도입 등이 이뤄지며 실제 선폭과 밀도의 괴리감은 더욱 커지고 있다는 것이다.


실제로 외신 디지타임스(Digitimes)가 지난 7월에 조사한 트랜지스터 밀도 그래프에 의하면, 현재 인텔이 지닌 10nm 공정 트랜지스터 밀도는 1억600만 개로 TSMC(9천700만 개)와 삼성전자(9천500만개)의 7nm 공정보다도 높은 수치를 기록했다. 10nm와 7nm라는 선폭 길이에 의한 명명에도 성능 차이가 거의 나지 않는 모습이다.

다만 인텔이 제시한 로드맵의 실현 가능성에 대해 의구심을 품는 시선도 존재하는 상황이다.

김양팽 연구원은 인텔의 브리핑 내용에 대해 “지난 몇 년간 10nm 공정 이상의 성과를 올리지 못한 인텔이 향후 5년 안에 그 이상의 기술을 선보일지 의문”이라며 “현재까지는 퍼포먼스성에 가깝다”고 평가했다.

인텔코리아는 지난 27일 진행한 기자간담회에서 이러한 의문에 대해 ‘분명 어려운 일’임을 인정하면서도, “이미 내부적으로 기술 검증이 이뤄졌고 2nm급 공정에 해당하는 ‘인텔 18A’ 개발에도 들어간 상황”이라며 자신감을 드러냈다.

한편 인텔은 10nm 공정에 해당하는 ‘인텔7’을 올해 PC용 칩에 도입해 선보이며, 개발이 미뤄졌던 4nm급인 ‘인텔4’를 내년 하반기 양산하겠다는 계획을 밝힌 바 있다.

반도체 기술의 선두주자였던 인텔이 ‘TSMC·삼성’ 2강 구도인 파운드리의 경쟁구도를 깨뜨릴 수 있을지 귀추가 주목된다.